采用西北大学虚拟仿真实验平台，使用信号发生器产生时钟信号（频率1-10Hz的方波），用74HC161和74HC00设计十进制计数器（清零或置数自选），并且用CD4511译码器和数码管显示输出。

74HC161计数器：

1.清零法：

计数器从初始状态 0 开始计数，经过N个状态，直到达到终止状态（N+1）。外部电路产生一个清零信号，并将其反馈回计数器的异步清零输入，将其复位为0，重复此过程。图1为清零法设计的七进制计数器的逻辑图和波形图。

图1 清零法设计的七进制计数器的逻辑图和波形图

2.置数法：

计数器从预设状态M开始计数，并经历N个状态，直到达到终止状态（M+N）。在终止状态下，外部电路产生一个设置信号，并将其反馈到计数器的同步设置输入，在下一个计数脉冲上将其设置为状态M，重复此过程。图2为置数法设计的七进制计数器的逻辑图和波形图。

图2 置数法设计的七进制计数器的逻辑图和波形图

3.级联法：

多个计数器以同步或异步级联以扩展计数范围。通过级联计数器，可以设计具有更大计数范围的计数器，例如具有两个级联十进制计数器的百进制计数器。图3为同步级联百进制计数器，图4为异步级联百进制计数器。

图3 同步级联百进制计数器

图4 异步级联百进制计数器